读存储器总线周期
读存储器总线周期的信号时序如图5.4所示。
每一个总线周期包括4个时钟周期（状态）。T1、T2、T3、T4是总线周期的4个时钟周期（状态）。Tw是等待周期。如果连接在总线上的设备速度较慢，无法在4个时钟周期内完成数据传输任务，则由相关逻辑电路在T3和T4间插入等待周期Tw。根据需要，Tw可以是一个，也可以是若干个。
本总线周期是在T1内的ALE信号有效后开始的。ALE的下降沿表示地址信号是有效的，可以采样地址信号。T2时间内，MEMR信号变为有效，表示现在的周期是总线读周期。同时，由于通知地址总线所选中的存储器，所以可以往数据总线上输出数据。在T3时间内的下降沿处，如果检测到有效数据（实际上是采样READY信号），进入T4时间，从总线上获取数据；如果在T3时间内，数据还没有送到总线，则由相关的逻辑电路，插入Tw周期，继续检测总线数据；如果没有稳定的数据，继续插入Tw时间，直到总线上有稳定的数据，进入T4,完成数据读的任务。